전공과목 정리
컨트롤로직설계
내가 남긴 VHDL 소스와 회로도, 파형을 따라 조합논리에서 FSM까지 다시 연결한다.
단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.
12 Units
주차별 공부 순서
- W01논리식과 디지털 표현진리표 · 부울대수 · 논리 게이트
- W02조합논리 설계 절차최소항과 최대항 · 카르노맵 · 논리 최소화
- W03Full Adder와 Ripple-Carry Adder합과 자리올림 · 1-bit Full Adder · 4-bit 연결
- W04Decoder와 Multiplexer3-to-8 Decoder · 8-to-1 Multiplexer · 선택 신호
- W05VHDL 조합회로 작성entity와 architecture · concurrent assignment · process sensitivity
- W06순차논리와 ClockD Flip-Flop · Clock edge · 동기식 Reset
- W07Register와 Shift Register병렬 Load · 좌우 Shift · Universal Shift Register
- W08FSM 상태와 전이상태도 · 상태 부호화 · Next-state logic
- W09Mealy 101 Sequence DetectorMealy 출력 · Overlap 검출 · 세 상태 구성
- W10VHDL Testbench와 파형Stimulus process · 예상값 비교 · Assert
- W11합성과 Timing 확인RTL elaboration · 합성 결과 · Critical path
- W12설계 통합과 회귀 확인Component binding · Port mapping · Self-checking simulation
이 허브를 사용하는 방법
한 주제씩 열어 핵심 용어를 내 말로 다시 쓰고, 식·회로·코드와 저장된 결과를 비교한다.