Week 09
Mealy 101 Sequence Detector
내가 남긴 VHDL 소스와 회로도, 파형을 따라 조합논리에서 FSM까지 다시 연결한다.

이번 단위에서 연결한 내용
Mealy 검출기는 현재 상태와 입력이 함께 출력을 정하므로 마지막 비트가 들어오는 같은 cycle에 101을 알릴 수 있다. 접두사 1과 10을 기억하는 세 상태를 쓰고, 중첩 검출을 위해 검출 뒤의 마지막 1을 다음 패턴의 시작으로 남긴다.
개념 관계 정리
- Mealy 출력
- Overlap 검출
- 세 상태 구성
- 전이 조건 추적
기술 앵커
입력 10101에서는 세 번째와 다섯 번째 비트에서 detect = 1이 되어 두 번의 중첩된 101을 표시한다.
다시 확인하는 방법
000, 101, 10101, 1101을 상태 전이표로 한 비트씩 추적해 출력 시점과 검출 후 상태가 의도와 같은지 비교한다.
과목 전체와 연결하기
전체 12개 중 9번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.