Week 10
VHDL Testbench와 파형
내가 남긴 VHDL 소스와 회로도, 파형을 따라 조합논리에서 FSM까지 다시 연결한다.
이번 단위에서 연결한 내용
stimulus process는 시간 순서대로 입력을 만들고, 예상값 비교는 설계 출력과 기준 모델을 맞춘다. assertion에 실패 조건과 메시지를 넣으면 파형을 눈으로만 읽지 않고 자동 확인하면서도, 파형에서는 전이 순서와 지연을 다시 볼 수 있다.
개념 관계 정리
- Stimulus process
- 예상값 비교
- Assert
- 파형 판독
기술 앵커
assert sum = expected_sum report "sum mismatch" severity error; 는 현재 벡터의 계산값이 다를 때만 오류를 낸다.
다시 확인하는 방법
경계값과 일반값을 포함한 입력 벡터를 순회하고, 의도적으로 예상값 하나를 바꿔 assertion이 정확한 시점에 실패하는지 확인 대상으로 삼는다.
과목 전체와 연결하기
전체 12개 중 10번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.