합성과 Timing 확인

이번 단위에서 연결한 내용

RTL elaboration은 entity와 generic, 연결 구조를 실제 논리망으로 펼치고 synthesis는 이를 목표 소자의 셀로 매핑한다. 그 결과의 가장 긴 critical path를 clock constraint와 비교해야 기능적으로 맞는 RTL이 요구 주기 안에도 동작 가능한지 판단할 수 있다.

개념 관계 정리

RTL elaboration
합성 결과
Critical path
Clock constraint

기술 앵커

요구 clock period가 10 ns이고 setup을 포함한 최장 경로가 11.2 ns라면 slack = 10 − 11.2 = −1.2 ns로 timing을 만족하지 못한다.

다시 확인하는 방법

합성 보고서에서 최상위 clock, 시작점, 끝점, 조합 지연을 찾아 constraint 단위와 일치시키고 음수 slack 경로의 논리 단계를 검토한다.

과목 전체와 연결하기

전체 12개 중 11번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.