Week 12
설계 통합과 회귀 확인
내가 남긴 VHDL 소스와 회로도, 파형을 따라 조합논리에서 FSM까지 다시 연결한다.
이번 단위에서 연결한 내용
component binding은 선언한 블록을 실제 구현에 연결하고 port mapping은 신호 방향과 폭을 맞춘다. 통합 뒤에는 self-checking simulation으로 계층 경계를 검증하고, 실패한 assertion을 해당 source와 waveform 전이까지 거슬러 올라간다.
개념 관계 정리
- Component binding
- Port mapping
- Self-checking simulation
- 소스와 파형 연결
기술 앵커
4비트 data_out을 3비트 신호에 연결하면 폭 불일치가 생기므로, 명시적 slice가 설계 의도인지 단순 연결 오류인지 먼저 구분해야 한다.
다시 확인하는 방법
각 instance의 generic과 포트 폭·방향을 대조한 뒤 회귀 벡터를 실행 대상으로 정의하고, assertion 이름에서 source 줄과 waveform 신호까지 추적할 경로를 적는다.
과목 전체와 연결하기
전체 12개 중 12번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.