FPGA Programmable Delay Logic
동일한 cycle-delay contract를 Shift Register, Circular Queue, Memory-Based Driver/Checker 구조로 발전시킨 parameterized SystemVerilog 설계입니다.
프로젝트 상세 보기Engineering Portfolio
FPGA, Radar, Biomedical AI, Embedded Systems, Systems Engineering, 전공과목에서 직접 설계하고 분석한 작업을 분야별로 정리했습니다.
동일한 cycle-delay contract를 Shift Register, Circular Queue, Memory-Based Driver/Checker 구조로 발전시킨 parameterized SystemVerilog 설계입니다.
프로젝트 상세 보기ECG·SCG·비접촉 FMCW Radar를 beat-relative axis에 정렬하고 radar morphology에서 AO/AC 후보 시점을 분석합니다.
프로젝트 상세 보기Earlobe PPG acquisition부터 IBI·HRV feature construction, CNN+Transformer classification까지 timing integrity를 추적합니다.
프로젝트 상세 보기PPG와 EAR vision을 두 대의 Raspberry Pi sensing/analysis 구조, TCP/IP, GPIO·I²C alarm path로 통합했습니다.
프로젝트 상세 보기Counter-UAS, EW jammer, KF-21 reliability 사례에서 요구도를 정리하고 정량 trade-off와 FMEA를 계산한 교육용 case study입니다.
프로젝트 상세 보기VHDL simulation, transformer 계산, power-flow debugging, motor control, RF network와 AESA-SAR 제안서를 과목별로 정리했습니다.
프로젝트 상세 보기F411 보드 검사 영상을 기준으로 품질 게이트, ROI 정렬, PatchCore/FR-PatchCore, DINOv3 계열 특징, 논문형 그림과 공개 홈페이지를 한 흐름으로 정리한 PCB inspection 프로젝트입니다.
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