DCA1000EVM 디버깅
제어 UDP · Raw ADC 0 packets
Radar · LVDS · Ethernet · Hardware Debugging
DCA1000EVM Raw ADC 디버깅
IWR6843–DCA1000EVM 원시 ADC 수집 장애 분석. 제어 UDP·LVDS 데이터·펌웨어·전원 경로별 진단 기록.
제어 UDP 관측 · Raw ADC 0 packets
자료 바로가기
01
문제 정의
제어 패킷이 보이는 상태에서 Raw ADC 데이터가 수신되지 않는 원인 분리.
02
Architecture
IWR6843 ADC → LVDS → DCA1000 FPGA·DDR3L → Ethernet → PC. 별도 제어 경로: UART·UDP.
03
Hardware · Software
- IWR6843ISK
- DCA1000EVM
- Wireshark
- UniFlash
- Tera Term
- mmWave Studio
04
Data Flow
설정·제어 UDP와 Raw ADC payload를 포트·패킷 길이·capture log로 구분.
05
Methodology
- IP·UDP port filter로 background traffic과 제어 패킷 분리
- UniFlash 기록 상태와 UART 응답 비교
- Studio 오류·0-packet log·하드웨어 발열 기록
06
Results
- 제어 UDP 패킷 관측
- Raw ADC 수신: 0 packets
- 36개 고유 진단 화면과 경로별 점검 기록
구조와 결과 화면
내가 맡은 부분
- 제어·데이터 경로 분리와 포트별 패킷 확인
- 펌웨어 기록·직렬 포트·실행 환경 오류 추적
- 발열·전원·연결 상태에 따른 점검 순서 구성
코드와 결과
- Wireshark 제어 UDP 기록
- UniFlash·Tera Term·mmWave Studio 진단 화면
- Raw capture log: received packets = 0
설계 조건·후속 과제
관측 결과: 제어 UDP 교환·펌웨어 기록, Raw ADC 0 packets. 상태: 원시 데이터 수집 장애. 후속 점검: LVDS 설정·전원·하드웨어.
프로젝트 자료
제어 UDP는 관측됐고 Raw ADC capture log의 수신 수는 0 packets였다. 연결·설정·펌웨어·데이터 경로를 나누어 원인을 좁힌 기록이다.