Week 06
순차논리와 Clock
내가 남긴 VHDL 소스와 회로도, 파형을 따라 조합논리에서 FSM까지 다시 연결한다.
이번 단위에서 연결한 내용
D 플립플롭은 지정된 clock edge에서만 D를 Q로 옮겨 조합논리와 시간 경계를 만든다. synchronous reset도 같은 edge에서 평가되며, setup과 hold 구간을 지켜야 샘플 값이 안정된다.
개념 관계 정리
- D Flip-Flop
- Clock edge
- 동기식 Reset
- Setup과 Hold
기술 앵커
rising_edge(clk)에서 reset = 1이면 Q ← 0, 아니면 Q ← D로 쓰면 reset은 clock 없이 즉시 Q를 바꾸지 않는다.
다시 확인하는 방법
D와 reset을 edge 직전·직후에 바꾸는 파형을 그려 Q가 edge에서만 갱신되는지, setup·hold 위반 가능 구간이 어디인지 표시한다.
과목 전체와 연결하기
전체 12개 중 6번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.