Week 07
Register와 Shift Register
내가 남긴 VHDL 소스와 회로도, 파형을 따라 조합논리에서 FSM까지 다시 연결한다.

이번 단위에서 연결한 내용
여러 D 플립플롭을 묶은 레지스터는 병렬 load로 한 번에 값을 저장하고, shift 경로를 선택하면 비트를 좌우로 이동한다. universal shift register에서는 hold·shift·load가 동시에 요청될 때 제어 우선순위를 명시해야 한다.
개념 관계 정리
- 병렬 Load
- 좌우 Shift
- Universal Shift Register
- 제어 우선순위
기술 앵커
우선순위를 load > shift_left > shift_right > hold로 정하면 load = 1인 clock edge에서는 다른 제어와 무관하게 병렬 입력이 저장된다.
다시 확인하는 방법
초기값 1010에서 좌 shift, 우 shift, 병렬 load를 각각 적용하고, load와 shift가 함께 1인 경우 명시한 우선순위대로 동작하는지 확인한다.
과목 전체와 연결하기
전체 12개 중 7번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.