VHDL 조합회로 작성

이번 단위에서 연결한 내용

entity는 포트와 자료형으로 회로 경계를 정의하고 architecture는 동작을 기술한다. 단순 논리는 concurrent assignment로, 조건이 많은 조합논리는 입력 전체를 sensitivity list에 둔 process로 쓰며 합성 가능한 구문만 남긴다.

개념 관계 정리

1. entity와 architecture
2. concurrent assignment
3. process sensitivity
4. 합성 가능한 표현

기술 앵커

with sel select y <= a when '0', b when others; 는 2-to-1 멀티플렉서를 병렬 할당 한 줄로 표현한다.

다시 확인하는 방법

모든 입력 변화가 출력을 갱신하는지 확인하고, process의 각 분기에서 출력 기본값이 지정되어 의도치 않은 latch가 생기지 않는지 검토한다.

과목 전체와 연결하기

전체 12개 중 5번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.