Week 01
논리식과 디지털 표현
내가 남긴 VHDL 소스와 회로도, 파형을 따라 조합논리에서 FSM까지 다시 연결한다.
이번 단위에서 연결한 내용
2진 입력 조합을 진리표로 펼친 뒤 부울대수로 같은 출력을 묶으면, 논리 게이트 수와 단계가 줄어든다. 이 과정은 비트 표현이 실제 AND·OR·NOT 회로로 바뀌는 연결을 보여준다.
개념 관계 정리
- 진리표
- 부울대수
- 논리 게이트
- 2진수 표현
기술 앵커
예를 들어 Y = A·¬B + ¬A·B는 두 입력이 다를 때만 1이 되는 XOR 진리표와 일치한다.
다시 확인하는 방법
설계 확인에서는 A와 B의 00, 01, 10, 11 네 경우를 모두 대입해 식과 게이트 출력이 같은지 비교한다.
과목 전체와 연결하기
전체 12개 중 1번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.