Week 03
Full Adder와 Ripple-Carry Adder
내가 남긴 VHDL 소스와 회로도, 파형을 따라 조합논리에서 FSM까지 다시 연결한다.
이번 단위에서 연결한 내용
1비트 전가산기는 두 피연산자와 입력 캐리로 합과 출력 캐리를 만든다. 이를 4단 직렬로 연결한 리플 캐리 가산기에서는 각 단계의 캐리 전파가 전체 결과 확정 시간을 결정한다.
개념 관계 정리
- 합과 자리올림
- 1-bit Full Adder
- 4-bit 연결
- 자리올림 지연
기술 앵커
S = A ⊕ B ⊕ Cin, Cout = A·B + Cin·(A ⊕ B)이며, 1111₂ + 0001₂에서는 캐리가 네 단을 모두 지난다.
다시 확인하는 방법
0000+0000, 0101+0011, 1111+0001을 넣어 합과 최종 캐리를 확인하고 마지막 경우의 단계별 캐리 파형을 추적한다.
과목 전체와 연결하기
전체 12개 중 3번째 단위입니다. 단위 번호는 저장된 설계 흐름을 읽기 좋게 다시 배열한 순서이며 실제 출석 주차표가 아니다.