Shift Register와 Circular Queue의 cycle-delay 동등성을 검증한 방법
동일 interface contract, 독립 reference model, expected cycle과 26개 regression check로 RTL architecture를 비교한 기록.
노트 읽기Series
SystemVerilog Delay Logic와 DV
동일한 cycle-delay contract를 여러 RTL 구조와 독립 checker로 비교합니다.
공개 글 1개
자료·도구·선수지식
- Tools
- SystemVerilog, Icarus Verilog, Quartus, ModelSim
- Sources
- Public RTL repository; deterministic regression logs; VCD waveform
- Prerequisites
- systemverilog, testbench