FPGA · RTL · DV 로드맵
디지털논리에서 VHDL·SystemVerilog self-checking verification까지 확장합니다.
Engineering Study Log
디지털논리에서 VHDL·SystemVerilog self-checking verification까지 확장합니다.
판별형 CNN, Vision, 생성형 모델을 데이터·평가 기준과 함께 분리 학습합니다.
전송선·정합·S-parameter에서 FMCW range·phase·beat 분석까지 진행합니다.