PADS의 SOIC Footprint와 PPG 회로를 별도 사례로 다시 읽기

두 화면을 분리해서 본 이유

PADS를 처음 배울 때 저장한 Decal Wizard 화면과 PPG schematic·layout 화면을 다시 펼쳐 봤다. 두 화면은 같은 폴더에 남아 있지만, 6-pin SOIC decal이 PPG 설계에 사용됐다고 확인할 연결 정보는 없었다. 그래서 하나의 부품 흐름으로 합치지 않고 footprint 입력과 schematic-to-layout 읽기를 서로 다른 사례로 나란히 정리했다.

6-pin SOIC 치수

Decal Wizard 화면에서 pin count를 6으로 두고 SMD pad 폭 0.6 mm, 길이 1.05 mm를 입력했다. 같은 줄의 pin pitch는 1.27 mm, 양쪽 row 중심 간격은 2.65 mm였다. 처음에는 lead span과 row pitch를 같은 값으로 읽었는데, pad 중심을 기준으로 다시 보니 서로 다른 치수였다.

Pin 번호와 방향

저장된 화면은 counter-clockwise 번호 방향과 pin 1 표시를 사용했다. 나는 footprint를 만든 뒤 schematic symbol의 1번 pin, 전원 pin, 출력 pin이 같은 번호로 이어지는지 먼저 확인해야 한다고 정리했다. 모양이 맞아도 pin mapping이 틀리면 netlist가 다른 회로를 만들기 때문이다.

PPG signal chain

별도의 PPG schematic 화면에는 OPA2333 증폭 단계와 RC filtering, 뒤쪽의 SN74LVC 계열 logic이 함께 보였다. 아날로그 입력을 바로 logic으로 보내는 구조가 아니라, 작은 신호를 증폭하고 대역을 제한한 다음 다음 단계로 넘기는 흐름이었다. 이 화면에 보이는 OPA2333 package를 앞의 6-pin SOIC decal과 같은 부품이라고 보지는 않았다.

PPG input
  → OPA2333 amplification
  → RC filtering and gain
  → OPA2333 output stage
  → SN74LVC logic interface
  → PPG capture의 placement view

Layout 화면에서 본 것

같은 캡처에 PADS Logic schematic과 PADS Layout 배치 화면이 함께 있었다. 이 화면은 부품과 연결선이 layout으로 넘어간 설계 과정을 보여준다. 하지만 화면 한 장만으로 fabrication, DRC 완료, 실제 PPG 측정을 말할 수는 없다.

다음에 확인할 순서

다음에는 6-pin 부품의 실제 package drawing을 찾아 decal의 pin 1, pad 크기, courtyard를 따로 확인할 생각이다. PPG 설계에서는 사용된 각 part와 footprint 연결표를 먼저 확보한 뒤 schematic-to-layout packaging, net 이름과 unrouted connection을 본다. 그 연결표가 생기기 전에는 두 저장 화면을 같은 artifact로 묶지 않는다.

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