The PCB inspection publication workbench that was checked on 127.0.0.1:8765 is now connected to the public GitHub Pages route again.

Open the full Research Publication Workbench

The important change is that readers do not have to inspect one bundled contact sheet. The blog now exposes primary paper figures directly, while each card remains clickable through the site lightbox.

Key figures

Pipeline and architecture

Tables and claim boundary

The public tables are registry-backed publication artifacts and research pilot evidence. They are not production acceptance claims. Live camera frame acquisition and gold-label production metrics remain gated until the supporting dataset is approved.

Links

• GitHub repository: https://github.com/Dororok9061/PCB-Visual-Inspection-Studio
• Camera validation report: https://github.com/Dororok9061/PCB-Visual-Inspection-Studio/blob/main/docs/camera_validation_report.md
• Public research portal: https://dororok9061.github.io/projects/pcb-visual-inspection/research-portal/?fresh=20260810-main-republish#methodology
• Korean version: PCB Research Publication Workbench 공개 미러

로컬 127.0.0.1:8765 포털에서 확인하던 PCB inspection publication workbench를 GitHub Pages 경로로 다시 연결했습니다.

전체 Research Publication Workbench 열기

이번 반영의 핵심은 contact sheet 하나로 뭉쳐 보이는 방식이 아니라, 논문 본문에서 바로 읽을 수 있는 대표 그림과 개별 확대 가능한 figure card를 함께 노출하는 것입니다. 각 그림은 data-lightbox를 통해 클릭하면 크게 볼 수 있습니다.

주요 그림

파이프라인과 아키텍처

결과표와 주장 경계

공개 페이지의 표와 수치는 production acceptance가 아니라, 출판 패키지와 연구용 pilot evidence를 설명하기 위한 registry-backed 결과입니다. 실물 카메라 프레임 수신과 gold-label production 성능은 아직 별도 승인 전입니다.

연결 경로

• GitHub repository: https://github.com/Dororok9061/PCB-Visual-Inspection-Studio
• Camera validation report: https://github.com/Dororok9061/PCB-Visual-Inspection-Studio/blob/main/docs/camera_validation_report.md
• Public research portal: https://dororok9061.github.io/projects/pcb-visual-inspection/research-portal/?fresh=20260810-main-republish#methodology
• English version: PCB Research Publication Workbench public mirror

I first reread the DC motor as coupled electrical and mechanical systems. The armature resistance and inductance sit with back EMF on the electrical side, while inertia, friction, and load torque form the mechanical side. The H-bridge supplies positive or negative average voltage to this plant. I start with a fixed-field operating point, where K_e and K_t can be treated as constants.

vₐ = Rₐiₐ + Lₐ(diₐ/dt) + Kₑω
J(dω/dt) = Kₜiₐ − Bω − Tₗ

Current creates torque, and speed feeds back through back EMF. This coupling explains why I should regulate current before asking the slower speed loop to command the plant.

Why I separated two loops

The outer speed PI turns speed error into a current reference. The inner current PI tracks that reference and produces a voltage or duty command. With a faster current loop, the speed loop can treat the inner path approximately as a responsive torque source.

I initially mixed up the two error signals. Writing units beside each block made the roles clear: the speed controller outputs current, while the current controller outputs voltage or duty.

Reading the saved PI settings

The archived report records Kp = 24.8, Ki ≈ 3898 for the speed PI and Kp = 62.832, Ki = 314.16 for the current PI. I treat these as settings tied to that motor model and target bandwidth, not universal optimal gains.

1. Check every motor parameter and unit.
2. Close and test the current loop first.
3. Confirm the current limiter.
4. Close the speed loop afterward.
5. Record saturation and anti-windup behavior.

Saturation and field weakening

Back EMF grows with speed. Eventually the DC bus cannot provide more voltage to maintain the requested current. In the separately excited DC motor used by the assignment, field weakening increases resistance in the field-current path, reducing field current and flux Φ.

Kₑ = kₑΦ, Kₜ = kₜΦ

Reducing flux lowers back EMF at a given speed and leaves room to run faster, but armature current must rise to preserve the same torque. The constant-K_e, constant-K_t model from the first section therefore does not apply unchanged in this region. I use Altair’s PSIM material only as general context for nested loops and operation above base speed; the archived assignment report is the source for this DC field-circuit implementation.

Switching-frequency comparison

The report records 2.28 N·m of torque ripple at 10 kHz and 0.38 N·m at 30 kHz. These are saved PSIM simulation values, not measurements from a physical shaft.

A higher switching frequency can reduce the current change per switching period, but it can also increase switching loss, EMI, and computation demand. I therefore keep this as a one-metric simulation comparison.

Scope of this note

I have reread the archived model, gains, and plots and redrawn the control structure. I have not rerun the original PSIM circuit in a current environment or connected a physical motor. My next step is to rerun the inner-loop step response first and compare saturation with and without anti-windup under identical conditions.

먼저 과제 보고서에서 DC Motor를 전기계와 기계계로 나눠 다시 읽었다. 전기계는 전기자 저항·인덕턴스와 역기전력으로, 기계계는 관성·마찰과 부하토크로 표현했다. H-bridge는 이 plant에 양·음의 평균 전압을 만들어 주는 구동부다.

전기자 회로는 먼저 자속이 일정한 기준 동작점으로 정리했다. 이때만 K_e와 K_t를 상수처럼 둘 수 있다.

vₐ = Rₐiₐ + Lₐ(diₐ/dt) + Kₑω
J(dω/dt) = Kₜiₐ − Bω − Tₗ

두 식을 같이 보면 전류가 토크를 만들고, 속도가 다시 역기전력으로 전류에 영향을 준다. 속도 명령만 바로 PWM에 연결하는 대신 전류를 안쪽에서 먼저 제어한 이유가 여기서 보였다.

두 제어루프를 나눈 이유

바깥쪽 speed PI는 속도 오차를 전류 명령으로 바꾸고, 안쪽 current PI는 그 전류를 빠르게 추종하도록 전압 명령을 만든다. 전류루프의 대역폭을 속도루프보다 높게 잡으면 바깥쪽에서는 안쪽 루프를 거의 즉시 반응하는 토크원처럼 볼 수 있다.

처음에는 두 PI가 같은 오차를 줄이는 것으로 혼동했다. 다시 보니 speed PI의 출력은 전류 기준값이고, current PI의 출력은 전압 또는 duty 기준값이었다. 각 loop의 입력·출력 단위를 적어 두자 역할이 분명해졌다.

보고서의 PI 설정 읽기

남아 있던 보고서에는 speed PI가 Kp = 24.8, Ki ≈ 3898, current PI가 Kp = 62.832, Ki = 314.16으로 기록돼 있었다. 이 값 자체를 보편적인 최적 gain으로 보지 않고, 보고서에서 사용한 motor parameter와 목표 대역폭에 종속된 설정으로 읽었다.

코드나 block parameter를 다시 확인할 때는 다음 순서가 안전하다.

1. motor parameter와 단위를 확인한다.
2. current loop를 먼저 닫고 step response를 본다.
3. current limit가 동작하는지 확인한다.
4. 그 다음 speed loop를 닫는다.
5. saturation과 anti-windup 유무를 함께 기록한다.

포화와 Field Weakening

속도가 올라가면 역기전력 K_e ω도 커진다. DC bus가 만들 수 있는 전압을 다 써도 전류를 더 유지할 수 없는 영역에서는 전압 포화가 생긴다. 과제의 타여자 DC Motor에서는 계자회로 저항을 높여 계자전류와 자속 Φ를 줄이는 방식으로 field weakening을 구성했다.

Kₑ = kₑΦ, Kₜ = kₜΦ

따라서 자속을 줄이면 같은 속도에서 역기전력은 낮아져 더 높은 속도로 갈 여지가 생기지만, 같은 토크를 내려면 전기자전류가 더 커져야 한다. 이 구간에서는 앞 절의 상수 K_e, K_t 가정을 그대로 쓸 수 없다. Altair의 PSIM 자료는 current·speed loop와 base-speed 이후 제어라는 일반 맥락만 비교하는 데 사용했고, 이 DC 계자회로 구현의 근거는 과제 보고서에서 읽었다.

스위칭 주파수 비교

과제 보고서에는 10 kHz에서 2.28 N·m, 30 kHz에서 0.38 N·m의 torque ripple이 기록돼 있었다. 이 값은 저장된 PSIM 시뮬레이션 비교이며, 실제 모터 샤프트에서 측정한 값이 아니다.

주파수를 높이면 전류가 한 주기 동안 변할 시간이 짧아져 ripple이 줄 수 있다. 반면 switching loss와 EMI, 계산 부하는 커질 수 있다. 그래서 이번 비교는 ripple 하나의 시뮬레이션 결과로만 남겼다.

이번 기록의 범위

이 단계까지는 저장된 과제 보고서의 모델, gain과 그래프를 다시 읽고 블록도를 재작성했다. PSIM 원본 회로를 새 버전에서 재실행하거나 실제 모터를 연결해 확인하지는 않았다. 다음에는 current-loop step부터 분리해 실행하고 saturation과 anti-windup 동작을 같은 조건에서 비교할 예정이다.

I reopened a Decal Wizard capture and a separate PPG schematic/layout capture from the same study folder. Nothing in the saved material proves that the six-pin SOIC decal was used in the PPG design. I therefore placed them beside each other as two PADS exercises instead of inventing a shared part flow.

Six-pin SOIC dimensions

The Decal Wizard screen uses six SMD pins with pad width 0.6 mm and length 1.05 mm. Pin pitch is 1.27 mm along a row, while the distance between row centers is 2.65 mm. I initially mixed up lead span and row pitch, so I mapped each number back to a line on the package drawing.

Pin numbering and direction

The stored screen uses counter-clockwise numbering and a visible pin-1 mark. After building a footprint, I need to compare that numbering with the schematic symbol before checking anything else. A correct outline with the wrong pin map would still produce the wrong netlist.

PPG signal chain

The separate PPG schematic screen shows OPA2333 amplification stages, RC filtering, and an SN74LVC-family logic stage. The signal is amplified and bandwidth-limited before it reaches the logic interface rather than being connected directly. I do not identify the visible OPA2333 package with the six-pin decal from the other capture.

PPG input
  → OPA2333 amplification
  → RC filtering and gain
  → OPA2333 output stage
  → SN74LVC logic interface
  → placement view in the PPG capture

What the layout screen shows

The same capture places a PADS Logic schematic beside a PADS Layout placement view. It shows that parts and connectivity reached the layout stage. A design screen alone does not establish fabrication, completed DRC, or measured PPG performance.

My next check

Next I will compare the six-pin decal against its actual package drawing, including pin 1, pad dimensions, and courtyard. For the PPG design, I need a part-to-footprint mapping before inspecting packaging, net names, and unrouted connections. Until that mapping exists, I will keep the captures as separate artifacts.

Previous and next

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PADS를 처음 배울 때 저장한 Decal Wizard 화면과 PPG schematic·layout 화면을 다시 펼쳐 봤다. 두 화면은 같은 폴더에 남아 있지만, 6-pin SOIC decal이 PPG 설계에 사용됐다고 확인할 연결 정보는 없었다. 그래서 하나의 부품 흐름으로 합치지 않고 footprint 입력과 schematic-to-layout 읽기를 서로 다른 사례로 나란히 정리했다.

6-pin SOIC 치수

Decal Wizard 화면에서 pin count를 6으로 두고 SMD pad 폭 0.6 mm, 길이 1.05 mm를 입력했다. 같은 줄의 pin pitch는 1.27 mm, 양쪽 row 중심 간격은 2.65 mm였다. 처음에는 lead span과 row pitch를 같은 값으로 읽었는데, pad 중심을 기준으로 다시 보니 서로 다른 치수였다.

Pin 번호와 방향

저장된 화면은 counter-clockwise 번호 방향과 pin 1 표시를 사용했다. 나는 footprint를 만든 뒤 schematic symbol의 1번 pin, 전원 pin, 출력 pin이 같은 번호로 이어지는지 먼저 확인해야 한다고 정리했다. 모양이 맞아도 pin mapping이 틀리면 netlist가 다른 회로를 만들기 때문이다.

PPG signal chain

별도의 PPG schematic 화면에는 OPA2333 증폭 단계와 RC filtering, 뒤쪽의 SN74LVC 계열 logic이 함께 보였다. 아날로그 입력을 바로 logic으로 보내는 구조가 아니라, 작은 신호를 증폭하고 대역을 제한한 다음 다음 단계로 넘기는 흐름이었다. 이 화면에 보이는 OPA2333 package를 앞의 6-pin SOIC decal과 같은 부품이라고 보지는 않았다.

PPG input
  → OPA2333 amplification
  → RC filtering and gain
  → OPA2333 output stage
  → SN74LVC logic interface
  → PPG capture의 placement view

Layout 화면에서 본 것

같은 캡처에 PADS Logic schematic과 PADS Layout 배치 화면이 함께 있었다. 이 화면은 부품과 연결선이 layout으로 넘어간 설계 과정을 보여준다. 하지만 화면 한 장만으로 fabrication, DRC 완료, 실제 PPG 측정을 말할 수는 없다.

다음에 확인할 순서

다음에는 6-pin 부품의 실제 package drawing을 찾아 decal의 pin 1, pad 크기, courtyard를 따로 확인할 생각이다. PPG 설계에서는 사용된 각 part와 footprint 연결표를 먼저 확보한 뒤 schematic-to-layout packaging, net 이름과 unrouted connection을 본다. 그 연결표가 생기기 전에는 두 저장 화면을 같은 artifact로 묶지 않는다.

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I began by collecting the shared assumptions from my RF coursework: a 0.5 mm alumina substrate, relative permittivity 9.9, and a 3.5 GHz design frequency. Those values set the microstrip width, guided wavelength, and quarter-wave sections used by both passive networks.

Width and length

The calculated width for a 50 Ω line was about 0.4815 mm. A 270° delay at 3.5 GHz is three quarters of the guided wavelength, giving a length near 24.97 mm. I initially confused the free-space wavelength with the shorter guided wavelength on alumina; separating them made the report value consistent.

Reading the 3.7 GHz marker

A stored Cadence screen marks approximately −0.095 dB insertion loss and −284.49° phase at 3.7 GHz. The accumulated phase is larger than the 270° target at 3.5 GHz, which is consistent with observing the same line at a higher frequency. These are values read from the earlier simulation screen, not instrument measurements.

Wilkinson divider

An equal-split Wilkinson uses two theoretical 70.7 Ω quarter-wave branches. The stored design tuned the resistor from 100 Ω to 94 Ω and used branch width 270 µm and length 6.65 mm. The screen places S21 and S31 near −3 dB and S11 near −15 dB. I treat the notch position and center-frequency alignment as items to check again instead of describing the match as perfect.

Branch-line hybrid

The quadrature hybrid forms a rectangle with 35.35 Ω horizontal lines and 50 Ω vertical lines. The stored dimensions were W 908 µm and L 7.0 mm horizontally, then W 483 µm and L 7.2 mm vertically. Drawing the two widths separately helped me remember why the four sides do not share one impedance.

Simulation-only interpretation

This note connects calculations in the report to earlier Cadence screens. I did not rerun the netlist or measure a fabricated network with a VNA. My next step is to recreate the same sweep and inspect marker frequency, port definitions, and dB conventions together.

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고주파공학 과제를 다시 보면서 먼저 공통 조건을 한 줄에 모았다. 기판은 두께 0.5 mm, 상대유전율 9.9인 alumina이고 설계 중심주파수는 3.5 GHz였다. 이 조건이 microstrip 폭과 유도파장, divider와 hybrid의 λ/4 길이를 모두 결정한다.

폭과 길이 계산

50 Ω 조건으로 계산한 선폭은 약 0.4815 mm였다. 3.5 GHz에서 270° 위상지연은 유도파장의 3/4이므로 길이는 약 24.97 mm가 된다. 처음에는 자유공간 파장을 그대로 넣었지만, alumina 위에서 짧아진 유도파장을 써야 보고서 길이와 맞았다.

3.7 GHz marker 읽기

저장된 Cadence 화면의 3.7 GHz marker에는 insertion loss가 약 −0.095 dB, 위상이 약 −284.49°로 표시되어 있었다. 목표 3.5 GHz의 270°보다 주파수가 높아지면서 위상 누적도 더 커진 것으로 읽었다. 이 값은 당시 simulation 화면에서 옮긴 값이며 장비로 잰 수치는 아니다.

Wilkinson divider

동일 분배 Wilkinson의 두 λ/4 branch는 이론상 약 70.7 Ω이다. 저장된 설계에서는 저항을 100 Ω에서 94 Ω로 조정했고, branch 폭 270 µm와 길이 6.65 mm를 사용했다. 화면에서 S21과 S31은 약 −3 dB, S11은 약 −15 dB 수준이었다. 나는 이 수치를 완벽한 정합이라고 부르기보다 중심주파수와 notch 위치를 다시 확인해야 하는 simulation 결과로 읽었다.

Branch-Line hybrid

Quadrature hybrid는 위아래 수평선에 35.35 Ω, 좌우 수직선에 50 Ω를 배치한 사각형 구조였다. 저장된 치수는 수평선 W 908 µm, L 7.0 mm, 수직선 W 483 µm, L 7.2 mm였다. 두 종류의 선폭을 바꿔 그리면 왜 네 변이 같은 임피던스가 아닌지 바로 보였다.

Simulation으로만 해석

이번 글에서는 보고서 계산과 당시 Cadence 화면을 연결했다. 새 netlist를 실행하거나 VNA로 제작 회로를 측정하지 않았다. 다음에는 동일한 주파수 sweep 조건을 다시 만들고 marker, port 정의, dB 기준을 한 화면에서 확인할 생각이다.

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I reopened the stored mealy.vhd, mealy_tb.vhd, and mux_8to1.vhd files from my 2024 coursework. I focused on the entity, architecture, and stimulus that I had written instead of the Vivado cache and generated executables.

Finding 101 with three states

The transition path uses three states. st0 has no useful prefix, st1 means the latest bit is 1, and st2 means the latest two bits are 10. A 1 in st2 completes 101 and asserts dout. Returning to st1 preserves that final 1 as the start of an overlapping pattern.

Tracing 01010101

The stored testbench deasserts reset and applies 01010101 at 20 ns intervals. Following the table by hand completes 101 at the fourth, sixth, and eighth input positions. I did not rerun GHDL or Vivado simulation while writing this note, so these are source-level expectations rather than a new waveform result.

Writing a standalone MUX

The original mux_8to1.vhd instantiates a dec_3to8 component and combines decoded lines with AND and OR gates. The decoder source was not present in the stored bundle I reviewed. I therefore rewrote the same truth table as a dependency-free study example.

with sel select
  y <= a when "000",
       b when "001",
       c when "010",
       d when "011",
       e when "100",
       f when "101",
       g when "110",
       h when others;

What I will check next

On the next run I will place present_state, next_state, and dout beside the input at each clock edge. For the MUX, I will exercise all select values on the standalone version first and compare the structural version only after recovering its decoder source.

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이번에는 2024년에 저장한 mealy.vhd, mealy_tb.vhd, mux_8to1.vhd를 차례로 읽었다. Vivado가 만든 cache와 실행 파일보다 직접 작성한 entity, architecture, testbench 입력을 먼저 봤다.

세 상태로 101 찾기

상태 이름은 단순했다. st0는 아직 유효한 앞부분이 없고, st1은 마지막 입력이 1이며, st2는 마지막 두 입력이 10인 상태다. st2에서 1을 받으면 101이 완성되어 dout이 1이 된다. 동시에 st1로 돌아가므로 마지막 1을 다음 패턴의 첫 1로 다시 쓸 수 있다.

01010101 따라가기

저장된 testbench는 reset을 내린 뒤 01010101을 20 ns 간격으로 넣는다. 상태표대로 종이에 따라가면 네 번째, 여섯 번째, 여덟 번째 입력에서 101이 완성된다. 이 계산은 코드의 전이 규칙을 손으로 확인한 것이며, 이번 정리에서 GHDL이나 Vivado simulation을 다시 돌리지는 않았다.

MUX를 독립형으로 쓰기

원래 mux_8to1.vhd는 dec_3to8 component와 AND/OR 조합으로 8개 입력을 선택한다. 저장 묶음에서는 decoder의 VHDL 원본을 찾지 못했다. 그래서 같은 진리표를 공부할 때는 의존성이 없는 with select 형태로 다시 적어봤다.

with sel select
  y <= a when "000",
       b when "001",
       c when "010",
       d when "011",
       e when "100",
       f when "101",
       g when "110",
       h when others;

다시 실행할 때 볼 것

다음 실행에서는 clock edge 직후의 present_state, 조합논리의 next_state, dout을 한 파형에 놓을 생각이다. MUX는 먼저 독립형 예제를 모든 선택값으로 확인한 뒤, decoder 원본을 다시 찾으면 구조형 구현과 출력을 비교할 예정이다.

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